33625字硕士毕业论文基于SoCs结构的测试访问机制的研究与实现

硕士毕业论文

论文类型：硕士毕业论文

论文字数：33625字

论点：测试,结构,故障

论文概述：

本文是计算机论文，本文灵活将计算机 CPU 毫微程序控制器的设计思想应用到 SoC 测试问题中，结合测试访问机制与测试封装结构协同优化，创新性地提出了“固定带宽取模重排序算法”。

论文正文：

第一章引言1.1课题研究的背景和意义随着设计和制造技术的发展，集成电路已经从晶体管发展到逻辑门阵列集成，发展到当今基于多路复用嵌入式知识产权(Intellectual Property)核心的集成设计，即片上系统(SoC)设计技术此外，超深亚微米技术的进步伴随着SoC复杂性的增加。当前的SoC可能是未来的知识产权核心。在某些情况下，为了满足复杂功能设计的要求，知识产权核心逐渐发展成为自己的结构，由嵌入式核心集成而成。由这种嵌入式芯片结构形成的SoC是分层设计的SoC，简称SoC 分层嵌入式设计技术在片上系统的应用中具有许多优势。首先，基于知识产权复用的原则，大大提高了开发效率，缩短了开发时间，同时明显节约了开发成本同时，复杂性的增加给测试集成带来了新的挑战。因此，近年来SoC测试相关问题逐渐引起研究者的关注。一些研究完全采用传统的SoC测试方法来解决SoC测试问题。事实证明，这种不加改进的直接应用方法有许多局限性。在集成电路的开发过程中，历史经验告诉我们，测试问题在产品开发过程中占有举足轻重的地位。在产品开发的每个阶段，测试问题不可避免地伴随着不同的程度。 SoCs复杂的逻辑结构注定了测试过程的复杂性。从宏观角度来看，测试访问控制和测试优化是两个主要的研究方向。首先，将基于知识产权核心重用的嵌入式核心集成到SoCs结构中后，知识产权核心就深深地嵌入到SoCs结构中。IP核的输入和输出引脚不能一个接一个地直接连接到SoCs的每个端口。通常，IP核心端口的数量远远超过SoCs端口的数量，这给被测核心的测试访问和控制带来许多问题。因此，如何通过测试集成策略实现待测内核的测试访问控制，是实现测试可控性和可观测性的基本问题此外，在满足可控和可观测设计的前提下，如何优化测试集成方法非常重要。在测试集成优化方面，根据ITRS(国际半导体技术路线图)国际半导体技术发展指南的预测，芯片测试成本将超过制造成本。 1.2研究状态测试向量图、测试包装器和测试访问机制(TAM)是SoCs测试中三个最重要的测试结构组件，其中外壳和TAM的设计和优化是测试时间和成本的决定性因素。 IEEE P1500标准只提供测试包的功能约束，具体的实现策略和构建方法需要由测试人员自己设计和实现。那么，如何设计有效的测试包结构和TAM测试策略就成了SoCs测试问题的焦点。通过对SoC测试集成系统各个问题的研究和探索，包括标准测试包结构功能的实现、TAM测试策略和测试调度控制不考虑待测SoC的具体组成，SoC测试优化问题主要概括为测试集成优化和核试验调度控制两大问题。 1.2.1国外研究状态测试包CTW(Core Test Wrapper)，简称测试包装，是待测内核与外部逻辑之间的接口单元。当要测试的内核处于正常操作模式时，测试包装对集成器是透明的。当要测试的核处于测试模式时，测试包装器的一个功能是将要测试的核与外部逻辑结构隔离，并确保要测试的IP核和其他逻辑不会相互干扰同时，主要用于实现测试向量的传入和传出。标准测试外壳结构应满足三种工作模式的要求，包括内部和外部测试和功能模式。典型的测试包结构最初由van ma等人提出，测试外壳由marinissen等人提出。基于标准化测试标准和提高测试访问结构兼容性的思想，IEEE工作组制定了IEEE 1500 IP核心测试标准，为SoC测试提供了可扩展的测试访问接口标准和客观的评估系统基准。测试封装(Test encapsulation)是实现TAM和被测内核之间测试访问接口的逻辑结构。其功能主要是完成测试刺激的应用和测试反应的收集。有效的测试访问接口设计可以大大节省测试时间，降低测试成本。因此，测试外壳的设计自然是SoCs测试问题研究的重点。第二章SoC测试相关技术概述2.1简介传统SoC结构由知识产权核心组成。随着电子技术的飞速发展和知识产权核心集成过程的日益复杂，越来越多的知识产权核心本身由知识产权核心嵌套而成，从而在层次结构上形成了SoC嵌套SoC。这样形成的分层SoC结构就是SoC结构本章基于传统SoC测试的相关理论。主要介绍SoCs测试问题的基本理论知识，包括测试性理论设计、ITC’02测试基准结构、IEEE std 1500测试标准等 2.2可测性设计理论如今，在SoC的设计过程中，始终不可避免地存在测试问题。一般来说，测试过程分为两个步骤:第一步是芯片未封装前的晶圆测试。该过程将剔除不合格产品，通过测试并封装的芯片将进行第二步测试，即生产测试因此，无论测试过程的哪一步，我们都必须考虑如何确保芯片具有可测量的特性。同时，可测性设计是影响产品质量、测试时间和生产成本的重要环节 2.2.1可测性设计的基本概念这是一个宽泛的概念，包括众多混乱的专业术语，有些概念至今还没有统一定义。尤其是嵌入式芯片本身嵌入系统板，不能直接实现控制和访问，因此需要一些方法和手段来解决这个问题。从宏观角度来看，其实现原理是在原有芯片结构的基础上，在合理的约束下增加一个逻辑硬件结构，使原有芯片具有可观察和可测量的特性通过这种方式，芯片可以被测量和容易地测量，从而保证了产品质量，最大程度地缩短了生产时间，大大降低了生产成本。本文简要介绍了测试性设计中的一些基本问题，如故障模型的建立和测试向量的生成。至于可测性理论，必须提到故障模型的概念。这个定义最初是在1959年埃尔雷德发表的一篇文章中提出的。所谓的故障模型是将集成电路中存在的缺陷抽象成物理模型的结果。这一概念的提出推动了集成电路传统功能测试向机构测试的发展，并奠定了理论基础。首先，集成电路中存在多种电路故障，包括瞬时故障、永久故障和受时间影响的间歇故障。此外，还有固定故障模型、静态电流故障(IDDQ故障)和延时故障。数据显示，固定故障模型的比例可占所有故障类型的70%以上。固定故障模型还包括单个固定故障、固定故障、固定开路故障和多个短截线故障。静态电流故障简称为IDDQ，是由电源和地之间的电流路径引起的。最后，延迟故障包括:过渡故障模型、门延迟故障模型和路径延迟故障基于上述理论，研究人员可以预先预测的故障称为目标故障，目标故障的判断可以通过将测试向量输入后的测试响应与预期结果进行比较来实现，因此获得测试向量涉及测试性设计的具体技术问题和相关的测试算法。第三章SOCS测试建筑建设..............................183.1导言..............................183.2测试架构框架...................18第四章SOCS测试访问机制算法设计…………284.1导言.............................28第五章系统仿真和实验结果分析……37第5章系统仿真和实验结果分析5.1引言在前一章中，详细介绍了SoCs测试控制结构各部分的实现原理和组成。本章使用Altera的Quartus II 9.1软件来描述和建立基于verilog数字描述语言的标准测试包结构。整个测试系统包括旁路寄存器(WBY)、指令寄存器(WIR)、边界寄存器(WBR)等。然后将测试外壳加载到ITC’02核心测试参考电路上。测试控制器是结合IEEE P1500标准和IEEE 1149.1标准建立的。最后，连接测试控制器并进行相应的功能测试，得出实验结论。结论本文首先对传统的SoC测试问题进行了调查、分析和总结。其次，基于测试性技术原理和IEEE P1500测试标准，阐述了SoCs结构测试方法。最后，基于ITC’02测试参考电路SoC d695，建立了SoC系统芯片的分层测试结构模型。在分层测试结构下，基于传统SoC测试中单层测试访问机制的实现方法，借鉴millimicro程序控制器的思想，以宏命令为指导，采用软硬件协同设计的思想，对测试结构模型进行设计和优化。综合考虑IEEE P1500标准内核测试壳的功能实现、内核扫描链平衡优化、测试总线划分等原则，进行SoC并行测试单元包装器设计和SoC多级测试访问机制TAM设计，提出SoC组带宽灵活分配TAM测试策略。测试调度控制时，采用宏模块控制来实现划分和规范SoC分层测试结构，进行并行测试，增加了测试的灵活性，对于日益复杂的分层SoC的可测试实现和优化研究具有重要的现实意义。本文的主要内容如下:1 .将计算机微处理器设计思想灵活应用于SoC测试问题，结合测试访问机制和测试封装结构的协同优化，提出了创新的“固定带宽模块重排序算法”来构建SoC测试控制模型提出了一种新的测试分层SoCs逻辑结构的测试方案 2.创新性的“SoC组带宽灵活分配TAM测试策略”的提出，改变了单级TAM在以往单级SoC测试中的不适用性，提出了SoC测试结构模型的多级TAM测试策略，对探索分层SoC测试结构测试问题具有重要的现实意义 3.根据本文的特殊测试结构模型和测试策略，结合IEEE P1500工作组开发的测试包结构设计标准和1149.1边界扫描技术标准中TAP测试控制器的设计逻辑，设计了一种既兼容功能优势又适合该结构的测试控制器，从而实现了SoCs结构的测试调度和测试控制同时，本文也存在一些不足，无法实现系统仿真，需要在设备更新后才能完成。此外，如果实际工程应用中的SoC结构比实验环境更复杂，如逐渐开发和应用的3D SoC结构和包括固定内核或多层多频IP内核的逻辑结构，由于实验条件等客观原因，在研究过程中无法充分考虑，因此需要进一步分析和解决。参考文献(省略)