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35400字硕士毕业论文40毫微微网统计模型的研究与实现

论文类型:硕士毕业论文
论文字数:35400字
论点:模型,三星,器件
论文概述:

本文通过设计实现贴近实际并利于统计建模的器件测试结构,进行参数测试及表征,提取这些波动现象的特征值,并植入到晶体管模型库文件中,使得能够在电路设计仿真时进行器件的统计分析

论文正文:

第一章绪论  1.1研究背景集成电路技术按着摩尔定律不断地发展[1]。CMOS集成电路中器件栅氧厚度和特征尺寸己经达到纳米量级,甚至试图向更小的尺寸发展。MOSFET特征尺寸的减小使得器件运行速度显著提高。而同样大小的晶圆片上可以放置的芯片数目更多,这也大大降低了芯片的制造成本。目前国际上32nm和28nm集成电路技术已经实现量产,台湾积体电路制造股份有限公司(TSMC)之前是唯一可以大规模生产28mn产品的代工厂商,而如今其在28mn节点的代工也面临了激烈的竞争。接下来台积电会在2013年下半年开始采用20nm微电子制造技术生产晶体管,高通也预见在2013年年底或2014年年初于市场推广采用20nni技术制造的芯片。同样三星也将于2013年采用20nm微电子技术,同时开始建造生产14mn晶体管的工厂。至于当前芯片行业的领导者英特尔(Intel),他们当前所使用的中央处理器釆用的是22nm技术,但其4nm工艺预计在2014年就能实现量产[6]。可以看出MOSFET作为集成电路芯片的基础单元结构,其纳米级工艺技术已经成为当今的主流制造技术。而目前国内的集成电路制造厂家仅能实现40nm技术的量产。由于还不具备40nm以下工艺代的量产能力,而纳米工艺代的制造技术多来源于国际先进技术的移植,开发国有40nrn工艺技术显得十分迫切和必要。MOSFET器件模型作为集成电路设计和制造之间的关键桥梁,其研究及优化对集成电路的发展具有十分重要的意义。为了提高纳米量级的集成电路设计精度和成品率,需要有精确的纳米级器件模型做为保证,从而提高芯片设计中后仿真的准确性。当器件特征尺寸进入纳米尺度,一些物理效应严重影响着MOS晶体管的行为。这些物理效应的影响即使在紧凑模型中也不可忽略。这些不能忽视的效应中包括短沟道效应(SCE)、窄宽度效应(NWE)、迁移率退化(MD)、速度饱和(VS)、沟道长度调制效应(CLM)、漏诱致势垒降低效应(DIBL)和源漏寄生电阻(S/D-PR)等。所以在建立全套适合纳米级器件模型时,需要将这些物理效应全都考虑在模型内,同时还要考虑到制程波动相关的统计特性。纳米量级的芯片制造工艺中,器件参数的波动通常有工艺可变性和可靠性劣变等。因为波动幅度与器件沟道面积呈反比关系,所以这些波动源对器件特性的影响会随着特征尺寸地不断缩小而更加严重。晶圆制造中工艺波动影响的增大已经被视为微电子技术进一步发展的主要障碍之一。集成电路制造过程中存在着不同程度的工艺波动,每项工艺步骤顺序中的器件性能如阈值电压Vth和饱和漏端电流Ids变化等。这些工艺波动会影响芯片性能变化和其参数良率。因此电路和芯片设计者在实际大规模生产阶段之前,需要通过最坏的情况下统计电路的设计参数来估计工艺和器件特性的统计波动。研宄人员采取了许多新的工艺技术来减轻工艺波动,如光学邻近校正(OPC)和装饰图形等。此外,由于电路性能和成品率都依赖于相关器件的统计行为,电路设计人员也通过设计来减轻工艺波动影响。而器件建模也是有效减小整个CMOS制程工艺波动影响的重要途径之一。建立表征工艺波动的统计模型,提取这些波动现象的特征值,可以在电路设计时进行统计分析和优化,从而改善器件性能可变性。在40mn工艺代,统计可变性的影响占50%左右。并将在未来的发展中产生更大的影响,因此统计模型的重要性不言而喻。  第二章纳米MOSFET模型及工艺波动分析  2.1纳米MOSFET模型目前CMOS技术几乎已经发展到一个极致,然而其仍然遵循着摩尔定律的速度发展。而近年来工艺波动越来越多地认为是先进CMOS制程中的新挑战。研究人员不仅从工艺发展角度,也从器件建模和电路设计角度在整个CMOS制程中不断做着努力来分析和减少工艺波动的影响。芯片设计和制造是通过器件模型来联系起来的,精确的器件模型可以提高芯片设计仿真的准确性,从而精确预测器件性能,提高芯片的成品率。纳米级CMOS工艺技术己经成为当今的主流制造技术,为了在纳米量级的MOSFET器件上保持芯片设计的可预测性,集总模型需要基于传统建模方法,考虑纳米级器件的特性,确立全套适合纳米级器件的模型建立方案,包括适当的提取方法、静态变异和瞬时劣变的新模型以及对统计设计范例高效率的仿真策略等。MOSFET器件尺寸发展到纳米水平,很多物理效应对于器件性能的影响变大,己经无法再忽略。纳米级器件模型将这些物理机制考虑到模型中,本文在核心模型器件的版图设计时加入小尺寸器件特有的结构特征,测量后进行模型提取时着重调节尺寸参数,并在PSP核心模型基础上建立全局统计模型和失配模型。下面将先介绍器件模型的发展进程,再重点说明下本文所使用的PSP模型的基本原理。  第三章40nm MOSFET核心模型的提取............. 183.1 40nm MOSFET 的直流测试............. 183.2核心模型的提取结果 .............19第四章40nm MOSFET全局统计模型............. 294.1全局统计模型的建立 .............294.2全局统计模型数据的测试............. 304.3全局统计模型的提取和验证............. 36第五章40nm MOSFET失配模型的建立............. 455.1失配模型的建立............. 455.2失配模型数据的测试............. 475.3失配模型的提取和验证............. 54  结论  近年来CMOS技术几乎已经发展到极致,然而其仍然遵循着摩尔定律的速度。目前芯片的特征尺寸已经发展到纳米量级,MOSFET晶体管性能受一些物理效应的影响已经不可以忽略。由于各种系统波动、随机波动、区域间的全局波动和区域内与几何尺寸相关的局部波动的存在,工艺波动在先进CMOS制程中越来越明显。而波动幅度又与器件沟道面积呈反比关系,所以这些波动因素对器件性能的影响也随着特征尺寸地不断缩小而更加严重。工艺波动已经被成为微电子技术进一步发展的主要障碍之一,研究人员不仅从工艺发展角度,也从器件建模和电路设计角度不断努力来分析和减少整个CMOS制程中工艺波动的影响。建立准确的统计模型可以有效地预测工艺波动对器件性能的影响,从而提高设计的精确度和芯片的成品率。统计模型按工艺波动的空间分布分为全局统计模型和失配模型,本文首先分析了纳米CMOS制程中工艺波动的成因,然后测量提取40nm MOSFET核心模型,为统计模型的建立奠定基础。最后选取适合纳米器件模型的BPV方法进行全局统计模型和失配模型的建模,并用40nm MOSFET实际测量数据验证所建立的统计模型。本文在全局统计模型中添加了 9个全局统计参数,通过对核心模型进行参数化,将全局统计参数和随机高斯分布加入到原PSP模型中,并测试大量数据对建立的模型进行提取和验证。所提取得到的全局统计模型拟合曲线的期望值误差小于2%,标准差值误差小于5%,所有误差均在半导体产业误差要求的范围内,可以用于40nm MOSFET的仿真。  参考文献[1] Elio Consoli,Gianluca Giustolisi. An Ultra-Compact MOS Model in Nanometer Technologies[C]. Circuit Theory and Design (ECCTD),2011 20th European Conference on, 2011: 520 -523.[2] Cavin Ralph K. III,Lugli Paolo, Zhirnov Victor V. Science and Engineering Beyond Moore\'sLaw [J]. Proceedings of the IEEE, 2012,(100): 1720- 1749. Horstmann, M., Hoentschel, J” Schaeffer,J. Taking The Next Step on Advanced HKMG SOITechnologies—From 32nm PD SOI Volume Production to 28nm FD SOI and Beyond [C],SOI Conference (SOI), 2012 IEEE International, 2012: 1-2.[4] Hart Jason,Butler Steve, Cho Hoyeol. 3.6GHz 16-core SPARC SoC Processor in 28nm [C].Solid-State Circuits Conference Digest of Technical Papers (ISSCC), 2013 IEEEInternational, 2013:48 — 49.[5] Chen Yen-Huei,Cheng Hank. A 20nm 112Mb SRAM in High-K Metal-gate with AssistCircuitry for Low-leakage and Low-VMIN Applications [C]. Solid-State Circuits ConferenceDigest of Technical Papers (ISSCC), 2013 IEEE International, 2013: 316-317.[6]三星、台积电将于2013年实现20纳米工艺量产[EB/OL].[7] Zhigang Yanga, Larry Chenb. Impact of 40nm BEOL Film Stack on Cu Wire Bond Wire PullPerformance [J]. ECS Transactions, 2013,(52): 635- 640.[8] Binjie Cheng, Daryoosh Dideban. Statistical-Variability Compact-Modeling Strategies forBSIM4 and PSP [J]. IEEE Design & Test of Computers, 2010: 26-35.[9] Elio Consoli, Gianluca Giustolisi. An Accurate Ultra-Compact I—V Model for NanometerMOS Transistors With Applications on Digital Circuits [J]. IEEE Transactions on Circuitsand Systems I: Regular Papers, 2012,59(1): 159-169. James Ma, Wenwei Yang. On the Modeling of Process Variations and Its Applications forCircuit Performance Designs [C]. Solid-State and Integrated Circuit Technology (ICSICT),2012 IEEE 11th International Conference on, 2012: 1-4.