60000字硕士毕业论文定点计算组件的算法结构分析及改进规划

论文类型：硕士毕业论文

论文字数：60000字

论点：加法器,运算,乘法器

论文概述：

本文对定点计算部件中的加法器与乘法器从算法和电路逻辑实现的角度进行比较深入的研究。在讨论现有算法和传统结构的基础上，针对加法器，提出了一种运用优化的并行前缀结构、Ling进位

论文正文：

第一章引言

研究的意义和目的

在集成电路设计领域，计算机微处理器发展迅速。作为整个系统的核心，微处理器的性能指标非常重要。它的发展是集成电路发展的重要因素，也是高性能操作和信息处理的决定性因素。这些微处理器强大的计算能力来自它们内部的高性能计算单元。因此，为了提高微处理器的性能，计算组件在其关键路径上的性能已经成为基石和动力。
在数字系统中，加法、减法、乘法和除法是最常用的运算。无论系统的应用领域如何，都必须提供一个基本的功能单元来执行数字操作和操作。在早期的中央处理器中，只有一个算术逻辑单元算术逻辑单元，它依靠一个算术逻辑单元来处理所有的运算。然而，随着高性能处理器的发展，对高速加法、乘法、分支预测等运算的需求日益增加，简单的算术逻辑单元结构无法满足需求。在目前的高端处理器中，除了算术逻辑单元之外，还有许多特殊的算术单元，后者成为处理器中最重要的部分。一般来说，整数运算单元除了用于执行基本功能的算术逻辑单元(ALU)之外，还包括特殊的高性能加法电路、乘法电路和移位电路，而浮点运算单元一般包括浮点加法器、浮点乘法器、浮点平方和其他运算单元。现代处理器计算单元已经成为一个高度复杂的计算模块，其性能直接影响处理器的整体性能。
在各种微处理器、数字信号处理器(DSP)和专用集成电路(ASIC)中，加法是最高频率的运算。因此，加法器成为大规模集成电路中最基本的运算部件。加法器是算术逻辑单元、数据路径、地址生成单元、浮点运算单元和协处理器的核心模块，通常位于关键路径上。加法是所有操作的基础。任何相对复杂的运算都可以通过加法和其他逻辑运算来形成，例如数字信号处理中的乘法、除法、离散余弦变换和快速傅立叶变换。因此，加法器算法和结构的研究与设计是学习算术单元设计的理想途径，对其它算术单元和整个微处理器的设计也是极其重要的。
另一方面，最先进的数字系统，如数字信号处理器、高性能微控制器、滤波器等。，包括硬件乘法器来实现复杂的数学运算和实时处理。除了直接用于算术单元外，高性能乘法现在在图像、语音、加密等信号处理领域发挥着重要作用。乘法器电路结构相对复杂，延迟大，工作周期长，经常处于系统的关键路径上。数字信号处理器中乘法和累加的速度几乎完全决定了数字信号处理的速度，而在微处理器中完成乘法所需的时间基本上决定了微处理器的主频。因此，乘法器结构的设计和优化将大大提高整个系统的速度、面积、功耗等指标。
数字逻辑电路设计的目的是开发合适的算法，最终通过硬件实现高效应用。这包括算法设计、电路逻辑结构设计和电路实现类型三个方面。算法是相对高级的操作，是硬件实现的基础。没有有效的算法，就不可能有好的硬件设计。不同的算法可以用不同的电路逻辑来实现。电路的逻辑设计和逻辑实现方法直接决定电路的性能，并影响算法电路实现的效果。电路类型涉及特定的电路结构和实现过程，如纯静态互补金属氧化物半导体、传输晶体管逻辑、动态互补金属氧化物半导体逻辑等。
本文深入研究了定点算术单元中最重要的加法器和乘法器。算法和电路逻辑设计的优化是本文的目标。基于速度优先和面积考虑的原则，结合优化的并行前缀结构、零进位和改进的选择性进位模块，设计并实现了一种新型的高性能加法器。对于乘法器，讨论了布斯算法、部分积生成电路的设计、部分积的优化设计、压缩器的设计和整个压缩部分的拓扑结构设计。实现高性能乘法器的目的是通过提高各部分的性能来实现的。

1.2国内外发展

加法器因其重要性而得到了大量研究。已经提出了许多二进制加法算法和实现，主要考虑延迟、面积和功耗。加法器实现的关键在于如何处理进位信号的产生和传播。目前，相对成熟的算法包括:波纹进位加法器(Ripper-Carry Additors，RCA)，其时间复杂度和面积复杂度为0(N)作为操作数的位宽，因为进位信号必须串联通过N个全加器单元。它是资源需求最小但延迟最大的加法器:超前进位加法器(进位超前加法器CLA)，时间复杂度为0(对数n)，面积复杂度为0(nlog n)，是最快的加法器，但需要大量硬件开销。进位跳跃加法器(CSKA)和进位选择加法器(CSLA)的时间复杂度为。面积复杂度为0(n)，这是两个折衷速度和面积的加法器。
共轭亚油酸因其速度快、结构模块化而得到广泛应用。人们对此做了大量的研究，提出了许多变体和改进的实现方法，其中并行前缀加法器(Parallel Prefix Adder，PPA)因其结构简单、速度最快，是高速加法器最理想的选择。PPA的实现是基于一个简单的前缀运算单元，通过它进位链形成一个树形结构。它的实现结构非常灵活。从更经典的拉德纳&费希尔结构、科格&斯通结构、布伦特&孔结构，到程先生引入的具有最小深度和零延迟的前缀加法算法，萨比亚沙奇利用三进制进位树设计了一种新的PPA结构，人们对前缀加法器研究的热情从未减退。

2.1数据路径的实现……11-12 [/BR/] 2.2加法器的实现……12-15[/比尔/] 2.3乘数……15-19 [/BR/] 2.4其他操作部件……19-22
2.5设计方法和设计……22-23
2.6概述……23-25
第3章新加法器……25-37
3.1并行前缀加法器算法……25-28
3.1.1并行前缀算法……25-26 [/BR/] 3.1.2……26-28 [/BR/] 3.2优化并行前缀……28-30
3.3新前缀凌选择……30-36
3.3.1凌携带……30-31
3.3.2优化前缀Ling……31-35
3.3.3综合结果……35-36
3.4概述……36-37
第4章……37-55
4.1部分产品生成单元……37-44
4.1.1展位代码……38-39 [/BR/] 4.1.2……41-42
任何K订单展位代码……39-41 [/BR/] 4.1.3部分产品生成单元4.1.4已优化……44-47 [/BR/] 4.2.1签名号码和……44-45
综合结果和性产品……42-44 [/BR/] 4.2.2 4.2.2部分乘积符号位……45-47[/比尔/] 4.3……47-52 [/BR/] 4.3.1……4.3.1 4: 2压缩机4.3.2的47-49
……49-50
4.3.3 6: 2压缩机和9: 2……50-52
4.4 64位快速进位传输……52-54
4.5概述……54-55

结论
本文从算法和电路逻辑实现的角度对定点运算单元中的加法器和乘法器进行了深入研究。在讨论现有算法和传统结构的基础上，结合优化的并行前缀结构、零进位和改进的选择性进位模块，提出了一种新的加法器。对于乘法器，分析了每级子模块的设计，重点是6: 2和9: 2压缩器的设计和实现。使用9: 2压缩器系列，实现了三个改进的并行乘法器和一个4周期串并联乘法器。综合结果表明，在速度优先和面积考虑的原则下，设计的新型加法器和改进乘法器比传统结构具有更好的性能。
本文的主要目的是从研究的角度探讨定点加法器和乘法器在算法和逻辑结构上的优化设计方案。本文完成的主要工作是:
1。设计了一种新的前缀零选择进位加法器，与传统实现结构相比，其性能有了显著提高。